陈版主请教如果约束interface timing

nicholas08 · 发表于 2011-11-28 11:48:15

回复 18# icfbicfb

恩.我也知道balance clock只是保证同一个clock到不同的flop之间的skew尽量小,然后或者不同的clock之间如果有skew要求的话,也要保证.
我现在主要是要保证,当clock和data从analog boundary出来以后,到我的第一级flop的时候,需要保证满足hold和setup.所以我觉得才要加约束,不然PR后,很有可能会有timing问题..

nicholas08 · 发表于 2011-11-28 11:55:41

回复 19# icfbicfb

版主还有个问题..像我16楼帖的那张图..我发现我现在的timing report里面.有这么一条path,start point就是从我这第一级的flop开始,end point就是后面的flop,
这些flop都是neg edge trigger的,为什么timing report里面这个start point没有specify edge呢,而且工具反而认为是从pos edge开始的..?这样子我一看这条path就变成了只有半个cycle了..这是我约束里面哪里没有设对吗?

我是这样设clock的.

create_clock -name .. -period a -waveform { a/2, a}. ...

谢谢

icfbicfb · 发表于 2011-11-28 12:08:40

那就没必要create 那个source clock ， create master/generated clock主要是为了描述
clock 分频倍频关系和 balance 各个clock group，

你如果不是明显的分频倍频关系那就直接定义在clkgen module输出port上吧，不需要source clock了，
只不过要计算source到各个output port的延时，最好balance，因为你这些group直接是
有timing关系的吧，

nicholas08 · 发表于 2011-11-28 12:12:41

回复 23# icfbicfb

没错.我现在就是让PR先balance从source到clk module的output这一段.设为第一级sync point,然后第二级的balance再从这些output开始到里面的flop..

nicholas08 · 发表于 2011-11-28 18:31:56

回复 23# icfbicfb

版主可以再帮我看看我22楼问的问题吗.谢谢

[原创] 陈版主请教如果约束interface timing

站长推荐 /2