有关三分频电路

jack888518 · 发表于 2011-11-25 02:18:17

又来一个程序员....
现在国内设计电路的孩子都以为自己在做软件编程么....

pontiff · 发表于 2011-11-25 08:37:47

非同步设计，上下沿加电平触发，又是阻塞赋值又是非阻塞赋值的。
这样子设计的东西基本没实用价值。

faguhy · 发表于 2011-11-25 08:58:35

明白了，多谢各位了

hsboyfxj · 发表于 2011-11-25 09:15:03

赞成楼上的，既有电平，又有边沿。怎么实现嘞？

lizhaohong520@ · 发表于 2011-12-9 17:41:07

想法不错哦······

freshair_eet · 发表于 2011-12-9 18:53:19

实际Run不起来的，同学

liujian_2009 · 发表于 2011-12-9 23:46:48

同样学生，学习了

xmffsf · 发表于 2011-12-10 10:01:10

楼主的应该是6分频的吧？别人的应该是三个周期变为一个周期，也就是输入clk的1.5个周期输出clk变化一次……所以会复杂一些，而如果要实现偶数次分频用HDL是很好实现的。

shuli124 · 发表于 2011-12-20 17:54:46

lz，只能说你还停留在看结果的层次。
你这个是能在FPGA和ASIC实现么？

shuli124 · 发表于 2011-12-20 17:56:01

所以说verilog害人啊，还没懂数字电路的就看verilog，写出来的东西真是千奇百怪啊。

[讨论] 有关三分频电路