有关三分频电路

faguhy

我是个新手，看到网上很多人设计三分频电路，用的方法很复杂，
我觉得没那么复杂，简单的计数就可以了，
以下是我写的代码，请各位高手看看对不对，相比网上那些复杂的方法是不是有缺陷

module div3(reset,clk_in,clk_out
    );
  input  clk_in,reset;
  output clk_out;
  wire clk_out;
  integer n1;
  reg clk1;
  always @(clk_in or negedge reset)   
  begin
  if (!reset)
       begin
       n1=2;
       clk1<=1'b0;                          
       end                                   
    else if (n1==2)
        begin
    n1=0;
    clk1<=~clk1;
        end   
    else
        begin
        n1=n1+1;
        clk1<=clk1;   
        end   
  end
  
  

  assign clk_out= clk1;
endmodule

buley

可能别人设计的是占空比50％的吧，所以会复杂点。

faguhy

我这个也是占空比为50%的

ishock1

仿真了吗？ 看起来好像是6分频

faguhy

这是仿真图

falloutmx

你看到的很复杂的三分频电路是什么样的？
不是用的上升沿下降沿双判断的方法吗？

暴弱了

问题是你这个
always @(clk_in or negedge reset)   
用时钟双边沿，在FPGA内无法实现。
有人说ASIC有对应器件。
但是在项目中无法用FPGA验证、时序分析和后端都会被这个东西堵一下，还是不要用了。

zhanqing1215

这个既用边缘触发又用电平触发,在FPGA上是不能实现的,尽管你的仿真是对的

太阳公子

感觉不太对

orlye

楼主是学生？
你写的这个东西只能跑跑仿真，是不能综合成硬件的。