FPGA输出差分时钟

潶崎一护 · 发表于 2011-11-15 19:58:38

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最近有个疑问，ALTERA FPGA中的PLL怎么输出一对差分时钟呢？需要在megawizard中生成ALTLVDS模块不，如果需要怎么配置这个模块？求解……

shiyinjita · 发表于 2011-11-16 17:26:20

不需要设置的，直接设置为LVDS引脚就可以了

潶崎一护 · 发表于 2011-11-17 16:42:57

回复 2# shiyinjita

Thank you，已经搞定了

sunxuwang · 发表于 2015-6-14 13:51:38

请问怎么解决的？

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