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[求助] 一个简单的时序仿真问题

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发表于 2011-11-1 17:23:59 | 显示全部楼层 |阅读模式

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时序仿真结果

时序仿真结果
`timescale 1ns / 1ps
module multi(clk,a_in,reset,yout);
parameter WIDTH=2;
input[WIDTH-1:0] a_in;
input clk;
input reset;  //高脉冲复位
output[WIDTH-1:0] yout;
reg[WIDTH-1:0] yout;
always@(posedge clk or posedge reset)
begin
  if(reset)
yout<=2'd0;
  else
yout<=a_in;//将输入直接输出,这就是个时序仿真实验程序,没有具体的意思
end
endmodule
对这个简单的模块进行时序仿真, 工作频率设置为100Mhz,没有加时序和引脚约束,输出结果为:输入保持110ns才有正确的输出。为什么输入要保持这么久才会有正确的输出 ?
testbench如下:
`timescale 1ns / 1ps
module tb_multi_v;

parameter HALF_CLK=5,
          WIDTH=2;

// Inputs
reg [WIDTH-1:0] a_in;
reg clk;
reg reset;

// Outputs
wire [WIDTH-1:0] yout;

//creat clk
initial begin
  clk=1'b0;
forever
#HALF_CLK clk=~clk;
end
  
initial begin
// Initialize Inputs
reset=1'b1;
#10;
reset=1'b0;
a_in = 2'b11;
#120 $stop;
   end
     
multi multi (
.a_in(a_in),  
.clk(clk),
.reset(reset),
.yout(yout)
);  
endmodule
发表于 2011-11-1 22:20:50 | 显示全部楼层
你的 yout怎么还是在下降沿变化的?怎么还有引脚约束?不就在Modelsim中仿真而已吗?
 楼主| 发表于 2011-11-1 23:21:39 | 显示全部楼层
回复 2# wbs605697131


        yout在下降沿变化只是个巧合,因为yout是经过延迟后才输出。 这是时序仿真,在耗费资源多和对速度要求高的场合要进行时序约束,但我这没耗费什么资源,速度也就是100Mhz,应该不需要进行约束就能达到100Mhz的要求
发表于 2011-11-2 08:48:43 | 显示全部楼层
这不是简单的RTL仿真么?为什么输出还有延时呢。既然有延时,那会不会是延时的原因
 楼主| 发表于 2011-11-2 08:50:31 | 显示全部楼层
功能仿真的结果正确,一个周期就出来结果
发表于 2011-11-2 09:31:26 | 显示全部楼层
把你的代码仿了一下。。。没什么问题 一个周期就出结果了
 楼主| 发表于 2011-11-2 11:12:09 | 显示全部楼层
回复 4# zjl840928


    是时序仿真 ,有延迟应该是正常的,现在问题是,输入要保持110ns
 楼主| 发表于 2011-11-2 11:13:05 | 显示全部楼层
回复 6# calvinleo258


    你做的是功能仿真吗?  功能仿真如你所说
发表于 2011-11-2 14:23:28 | 显示全部楼层
你做时序仿真的对象是什么?应该不是RTL代码了吧?是否已经综合成网表来做的?能把具体的操作说明吗?
 楼主| 发表于 2011-11-2 15:38:32 | 显示全部楼层
回复 9# gaurson
1、将RTL代码综合 转换  映射 布局 布线 2、将布局布线后的生成网标文件(.v)和testbench以及RTL代码添加到ModelSim中编译,3、布局布线后生成的延时文件(.scf)映射到ModelSim中,4、仿真 glbl(延迟文件)和testbench。最后得到上面的时序仿真结果。  我现在发现个新问题,如果,我没隔一个周期输入一个数据,只要第一个数据满足了时序要求,后面的数据都能输出结果。
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