DC综合的两个问题

dreamylife

我有两个问题想请教各位：1. 我每次在写Verilog的时候都是验证对了就直接综合，看看电路是不是自己想要的，如果不对自己再改改。这样对每个module综合时的约束比较好写，因为知道前后都是什么东西。可是当我每个module都写完了之后他们组合到一起，就不知道约束改怎么写了。这外面的电路我也不知道是什么样的呢，输入输出的延迟，还有drive load这些大家都是怎么写的呢？？还想问在公司里干活是我这个顺序吗？
2. 在顶层模块综合时，如果低级的module已经都综合好了，那么整体compile的时候要注意哪些问题呢？用什么样的编译方式比较好呢？

期待回答，谢谢！~

warmheard

必须知道外部应用环境才能做顶层的综合，如果底层的module已经综合好了，那就用ptextract_model出里边或db，顶层直接link这些库就可以了，如果顶层只有连线，没有逻辑，那么就可以不用综合了，直接进行pt分析。

另底层的module综合时也应该知道drive和load啊，还有延迟，顶层综合一样跟底层一样都要设这些东西的，必须知道这个系统才能做好模块的综合。

dreamylife

回复 2# warmheard


   谢谢热心的二楼，讲解的很详细，让我明白很多！