请教一句verilog

yanzhengkuaile · 发表于 2011-10-20 12:57:02

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wire [VF_PNTR_WIDTH-1:0] wr_rdy_ns = {1'b1, {VF_PNTR_WIDTH-1{1'b0}}} - wr_pntr_ns + rd_pntr_r;

像这样一句单独的，是表示初始值吗？没有always,assign，单独一句是什么意思呢？也不是testbench.

这个有时钟吗？

yanzhengkuaile · 发表于 2011-10-20 13:58:13

终于看到我的帖子出来了，请问有人会吗？

dreamylife · 发表于 2011-10-20 14:35:00

这个没有时钟，是在wire被声明的时候就定义了他的逻辑电路，综合出来是个组合电路，相当于
wire [VF_PNTR_WIDTH-1:0] wr_rdy_ns；
assign wr_rdy_ns = {1'b1, {VF_PNTR_WIDTH-1{1'b0}}} - wr_pntr_ns + rd_pntr_r;

yanzhengkuaile · 发表于 2011-10-20 14:46:27

回复 3# dreamylife

非常感谢的，我明白了！

hnulht789 · 发表于 2011-10-20 17:27:52

3楼正解,3楼的写法是更加规范,更常见的写法

orlye · 发表于 2011-10-20 20:34:00

这时verilog2001的语法，允许wire在声明时直接assign。
verilog95里是不允许的，只能按3楼的写法写。

yanzhengkuaile · 发表于 2011-10-21 08:51:12

回复 5# hnulht789

谢谢！

yanzhengkuaile · 发表于 2011-10-21 08:51:43

回复 6# orlye

好的，非常感谢，学习了

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