clock gating 中的 latch 是否应该视为 clock tree leaf？

KeepEasy

【对于 LATCH 和 AND 组成的 clock gating】

用于 clock gating 的 latch 是否应该视为 clock tree leaf？个人觉得既然挂在 clock 上的负载，自然要作为 leaf 考虑。不过最近看到有文章中提到说不把这些 latch 视为 leaf，为何呢？
而且，如果 latch 作为 leaf，and 不是 leaf，那么昨晚 CTS 之后，clock 信号到达 and 的时间就一定早于其到达 latch 的时间。latch 和 and 之间亦不会存在 skew 问题，也就不会有 glitch 从 and 输出。允许 CTS 穿越 Latch 就反而要注意 Latch 和 and 之间 clock skew 问题了。那么，究竟为何文档提到要穿越 Latch 呢？

songhao

不应该，不然时钟门控的路径会经常出现接收时钟比发射时钟还早到达的不可修的时序违例。最好将其设为throughpin或设个macromodel，来防止这种违例，再做时钟树平衡

KeepEasy

Hi，songhao

能否详细解释一下：
”接收时钟比发射时钟还早到达的不可修的时序违例“

KeepEasy

Hi，songhao

能否详细解释一下：
”接收时钟比发射时钟还早到达的不可修的时序违例“
这种时序违例又如何用 PT 检查？

icfbicfb

对于离散icg （latch+ and）这种和真正icg一样的，不属于clock tree leaf pin，
属于through pin，可以直接穿过的，即clock tree中间的一段，
clock可以穿过继续走，直到flop的ckpin 或者其他stop pin，

clock tree的时候只会穿过 该latch 去balance后面的stop pin，
离散icg容易造成毛刺信号，

KeepEasy

Hi， icfb

请问 PT 中怎么来检查这个问题？

icfbicfb

一样的啊 ,

离散icg cell的latch没有is_clock_gating_cell 这个属性 ，因此 pt不会自动检查clock gating check

要人为的设一下： set_clock_gating_check  [get_cells  ***latch ]  -setup 0.2 -hold 0.1

然后就能检查了

KeepEasy

icfb 版主说的有理，我没有这个检查
从 Timing report 中看到，Clock 到达 Latch 的 EN 端时间为 1.0ns，Clock 到达 AND 的 A2 端时间为 0.9ns，也就是有 0.1ns 的 skew
用 set_clock_gating_check [get_cells  */*/*/latch* ]  -setup 0.4 -hold 0.15 对 LATCH 的 EN 端 setup 和 hold 检查均满足要求。
那么这个 0.1ns 的 skew 会不会带来 Glitch？请 icfb 再分析一步。

KeepEasy

上面的 0.1ns skew 就是把 latch 作为 clock tree 的 stop pin 带来的。
可是在满足了 set_clock_gating_check 检查之后，还会不会导致 Glitch 呢？或者是没有 Glitch，但导致其他问题呢？有点晕

chibijia

学习了！