问题关于DC和PT

chineselboy · 发表于 2011-9-27 23:01:51

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DC 给出的timing report和 PT 给出的timing report到底有什么区别（我是指在对路径的分析上面）？

icfbicfb · 发表于 2011-9-27 23:46:26

差别很小，

在pre-layout的分析结果中，几乎一样，因为都是用wireload model估计，

在postlayout就不一样了，dc不能反标postlayout RC参数吧， pt可以，

pt是standalone timing analysis tool,

dc is syntheis tool with timing analyze/optimization function,

pt只是把dc里面的timing做的更精罢了，

chineselboy · 发表于 2011-9-28 01:02:01

是这样的，我做的DC违反是0.03 挺好的
做了PT之后，突然多了几条从Reset2 开始的路径，
想问问PT做时序分析的路径和DC做的是一样的吗？在分析优化路径的类型上面有区别吗- DC是4种。

chineselboy · 发表于 2011-9-28 01:02:33

是这样的，我做的DC违反是0.03 挺好的
做了PT之后，突然多了几条从Reset2 开始的路径，
想问问PT做时序分析的路径和DC做的是一样的吗？在分析优化路径的类型上面有区别吗- DC是4种。

chineselboy · 发表于 2011-9-28 01:06:50

PT timing report里面路径中的buf是优化加上去的吗？

icfbicfb · 发表于 2011-9-28 09:30:59

pt是专门分析timing的，dc里面，已经很多timing driven的tool里面都是有timing engine的，
只不过pt的算法和别人不太一样，比较精确而已，

pt和dc是类似的，只不过pt 还要在postlayout上， dc没法用，

redpill · 发表于 2011-9-28 09:38:30

如果都是pre layout的话，结果应该是很接近的，可能你的constraint给的不一致，你可以先检查一下两工具的false path ,input delay等条件是不是一样。

angelcountry · 发表于 2011-9-28 10:27:20

学习一下啦

chineselboy · 发表于 2011-9-28 12:16:46

是pre layout， DC和PT的 constraint 可以不一样吧，只要PT不违反就好了，
Reset这个信号不应该有路径在timing report里面报出来的呀？
用过set_false_path, set_analysis_case, disable 都不行，我做PT用的是DC得到的.sv文件

chineselboy · 发表于 2011-9-28 15:00:32

自己顶一下

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