cadence中如何进行verilog-a的层次化设计

deng1205 · 发表于 2011-9-15 15:18:06

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就是说，在cadence中，使用verilog-a时候，有多个module,
这些module不知道如何调用，文件之间关系什么样的，在cadence
中如何设置文件目录

大飞 · 发表于 2011-9-16 16:34:56

不知道你用哪套流程，如果是text-based，跟数字流程很像，verilog-a语法也和verilog类似；
如果是cellView-based，就和模拟设计类似，建symbol调用。

deng1205 · 发表于 2011-9-23 10:40:04

本帖最后由 deng1205 于 2011-9-23 10:45 编辑

我用的是建symbol调用，不过出错了。主module的错误symbol仿真时CIW中的错误提示.jpg

deng1205 · 发表于 2011-9-23 10:43:44

我用的是symbol调用，不过错了[img]file:///C:/Documents%20and%20Settings/dgy/Application%20Data/Tencent/Users/185874135/QQ/WinTemp/RichOle/RE4HOO%60HLM(_%60PPXZW(5L[A.jpg[/img]

beyonce · 发表于 2011-9-24 09:10:06

是建完config之后的仿真吗？

花生悟道 · 发表于 2011-9-24 11:28:07

谢谢，很有用

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