三分频电路跑不到100MHz？ 求高人解答

wangque1020

因为在综合的时候，你分频的这个时钟若用作其他器件的时钟来使用时，会自动加上全局时钟buffer,时钟信号进全局时钟buffer时，是会有很大的延时的。

V116

回复 10# duanwuyu


    clkb = ～clka，这就等于在时钟上加逻辑，这样会不会使clock_uncertain变的更不稳定？
另外，弱弱的问一句，一般在FPGA中，negedge是怎么实现的？
“
然后将clkb从bufg中走一下” 我想问下bufg在Altera里有没有，应该怎么设置？

V116

回复 11# wangque1020
目前这个电路还没把分频的时钟当成其他电路的时钟来用

现在这个时钟理解成只是一个output，也会加全局buffer么？