在spectre下写完verilog a后，输什么命令才能生成symbol啊

蓝翔 · 发表于 2011-8-23 22:19:48

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以前没搞过，谁能告诉一声啊。。

icdreamer · 发表于 2011-8-23 22:25:09

和画原理图然后生成symbol的方法一样的吧

wx1984616 · 发表于 2011-8-24 01:37:39

路过看看

woodkey · 发表于 2011-8-24 09:21:04

保存退出后会提示你生产symbol，然后就和电路图生产symbol一样了

wulong527 · 发表于 2011-9-4 11:34:22

回复 4# woodkey

I agree with you .

大飞 · 发表于 2011-9-7 16:03:47

Import verilog-a code, or
new a veriloga view and then save it, a prompt of creating symbol will popup

msgdcd · 发表于 2011-9-19 23:54:38

cool, thanks

mycolee · 发表于 2012-5-9 15:56:10

That's right!

zikelee · 发表于 2012-5-12 13:34:53

同意二楼的观点。应该和schematic产生symbol差不多吧。

robberxiong · 发表于 2012-5-12 20:29:20

都什么啊？
自己实验一下就知道了。
写完后保存退出编辑，自动就会提醒问你是否做个symbol

[求助] 在spectre下写完verilog a后，输什么命令才能生成symbol啊