vim插件：提高Verilog和UVM testbench coding效率的利器

post_design · 发表于 2011-8-19 09:20:38

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Verilog部分：
自动产生端口信号列表；
自动产生信号声明；
自动例化（能够识别例化之后连接的变更，优于emacs）
自动产生一些有规律的代码（类似generate语句）
用户定义参数化模版
UVM部分：
自动产生interface
自动产生uvm_field_*
各种uvm类的模版

Verilog & UVM Aide.pdf (212.83 KB, 下载次数: 2009 )
安装:

plugin.rar (1.02 KB, 下载次数: 1272 )
将vlog_utilities.vim和uvm_utilities.vim拷贝到~/.vim/plugin下面

vlog_aide.tar (130 KB, 下载次数: 1487 )
将vlog_aide拷贝到任何目录，假设~/xxx/
假设你的rlt文件所在路径为：/proj/aaa/rtl
把以下代码添加到你的.cshrc里面
setenv VLOG_AIDE_HOME ~/xxx
setenv VLOG_LIBRARY_PATH ~/xxx/lib
setenv VLOG_AIDE_RTL_PATH /proj/aaa/rtl

Example在vlog_aide/example下面

etopyes8 · 发表于 2011-8-19 10:34:19

这个工具真的非常棒。

wanghong188 · 发表于 2011-8-19 11:02:36

牛xxx工具

lvtv · 发表于 2011-8-20 16:30:03

看看~

liuyongchong · 发表于 2011-8-20 19:16:41

ah,meiqianle

glzhiyu · 发表于 2011-8-21 09:55:48

很实用的东东！

fixit · 发表于 2011-8-22 20:15:30

好东东，谢谢

tuesday20110208 · 发表于 2011-8-23 19:28:48

回复 1# post_design

谢谢楼主分享！

glzhiyu · 发表于 2011-8-23 23:34:15

不知道怎么用，要是有个说明就好了

wuyaoyi · 发表于 2011-8-24 09:35:04

果断顶起，哈哈哈～～～

[原创] vim插件：提高Verilog和UVM testbench coding效率的利器

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