在.lib文件中关于tristate的timing问题

luffy2007 · 发表于 2011-7-28 10:22:00

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在synopsys的.lib文档中，如何定义.lib中三态门的高阻态？也就是说，如果enable端控制输出端输出高阻，如何去决定高阻态的到达时间，进而去计算enable到output的timing 的delay（包括传播延时和转换时间)?在liberty的user guide没有找到有相关的定义，实在悲剧。各位大侠有没有人知道？或者告诉我有啥资料有提到这个。无限感激……

icfbicfb · 发表于 2011-7-28 15:50:55

有点复杂，既有Z 对I 的delay，也有对OE 的delay ，

看一个库吧，我看了一个tsmc65 的lib，

BUFTD1 就是这样的三态门，

chibijia · 发表于 2011-7-28 22:48:27

像这种memory中是不是用到了，memory不是也有一个OEN使能端吗？好像lib中就有这个oen到do的延时。好像延时还蛮大的。也想知道这个具体是怎么回事！

luffy2007 · 发表于 2011-7-29 10:15:34

回复 3# zhq415758192

三态的cell很常用啊，比如TBUF,I/O的pad里面，都有enable的

luffy2007 · 发表于 2011-7-29 10:21:02

回复 2# icfbicfb

复杂其实也说不上，应该就是在输出端接一个电压源或者接地（分开测0或1到 Z的切换），但是，需要详细的定义，才能出准确的数据。好像大家都不care tristate在standard cell中的应用，真是不爽

icfbicfb · 发表于 2011-7-29 10:28:32

三态I/O pad太多了，

看了， PAD既有到I的delay，也有对OEN 的delay，有2种

即OEN 为enable和disable 状态的，

2570422711 · 发表于 2011-7-29 10:33:07

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陈涛 · 发表于 2011-7-29 12:29:10

在library compiler里面找

2570422711 2570422711 当前离线积分 120 头像被屏蔽	发表于 2011-7-29 10:33:07 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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