关于流水线设计的加法器输出异常，有问题请教大家。

418478935

   

稳定后的信号是正确值。带时序的仿真应该是正确的。
如果你还不知道是否满足setup，说明你还有许多要学 ...
xiaocanmeng 发表于 2011-7-11 11:05

                               
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   steup时间是不是和器件有关系？
    我是菜鸟，有很多东西还不熟悉，请多指教。

meter8888

ripple问题，transition的时间不同造成的

alenww

回复 10# 418478935


    是D触发器

lcq19870

用quartus仿真是带了器件的延时的

yangtongxin

setup time 是说FF的clk和data之间的时序约束 不同的cell 不一样
但是你现在用的是100MHz的时钟啊！ 你的输出都已经在时钟的下降沿之后了  
你可以试试把时钟频率改的慢一些 再仿真看看！

xiaocanmeng

回复 10# 418478935

一般寄存器都指D触发器。

fondkobe

出现这种情况是正常的，通常我们把它称为毛刺。毛刺可以减少但不能避免，可以考虑加D触发器来减少毛刺。

jun_dahai

1、在RTL级仿真时，如果没有加入延迟参数的话，那么仿真器默认的线延迟（wire delay）和单元延迟（cell delay）都是为0的，所以你会看到信号在同一时间点变化。
2、在Gate级仿真时，反标了标准延迟文件（.sdf），此时线（wire）和单元（cell）都包含了延迟信息，所以你会看到信号的变化不在同一个时间点，就出现了毛刺（glitch）。
    只要在你取样数据前（当然要满足setup time），该数据是正确的就可以了，不管它在期间有多少错误数据，都无所谓的。另外，需要指出的是，时序电路有两种情况：single-cycle clock和multi-cycle clock

jun_dahai

另外提一下，第二级流水线代码写的有问题，最好如下：
//second level pipe-line
always @(posedge clk)
begin
{cout,sum[15:8]} <= {1'b0,first_a}+{1'b0,first_b}+{7'b0,first_cout};
sum[7:0]               <= first_sum;
end