关于流水线设计的加法器输出异常，有问题请教大家。

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大家好，我用二级流水线设计了个16位加法器，这应该很简单了。
功能仿真么有问题，但是时序仿真最后出了问题，本来一个上升沿对应一个输出，结果却是一个上升沿产生了多个输出。
截图如下：
功能仿真（正确）

时序仿真（出错误了）


比如最后一幅图中，13的那个结果是正确的，但是前面又多出了好几个结果，不知道怎么来。

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程序附上
模块代码：

1. module adder16(a,b,cin,clk,sum,cout);
   
2. input[15:0] a,b;
   
3. input cin;
   
4. input clk;
   
5. output[15:0] sum;
   
6. output cout;
   
7. reg[15:0] sum;
   
8. reg cout;
   
9. 
   
10. reg[15:0] temp_a,temp_b;
    
11. reg temp_cin;
    
12. reg[7:0] first_sum;
    
13. reg first_cout;
    
14. reg[7:0] first_a,first_b;
    
15. 
    
16. 
    
17. always @(posedge clk)
    
18. begin
    
19. temp_a<=a;temp_b<=b;temp_cin<=cin;
    
20. end
    
21. 
    
22. always @(posedge clk)
    
23. begin
    
24. {first_cout,first_sum}<={1'b0,temp_a[7:0]}+{1'b0,temp_b[7:0]}+temp_cin;
    
25. first_a<=temp_a[15:8];
    
26. first_b<=temp_b[15:8];
    
27. end
    
28. 
    
29. always @(posedge clk)
    
30. begin
    
31. {cout,sum}<={first_a,8'b0}+{first_b,8'b0}+{first_cout,first_sum};
    
32. end
    
33. endmodule
    
34. 
    

复制代码

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激励代码：

1. `timescale 1ns/1ns
   
2. 
   
3. module adder16_tp;
   
4. wire[15:0] sum;
   
5. wire cout;
   
6. reg[15:0] a,b;
   
7. reg cin,clk;
   
8. parameter cycle=10;
   
9. 
   
10. adder16 my_adder16(a,b,cin,clk,sum,cout);
    
11. 
    
12. always #(cycle/2) clk=~clk;
    
13. 
    
14. initial
    
15. begin
    
16. clk=0;a=0;b=0;cin=0;
    
17. #cycle a=1;b=1;
    
18. #cycle a=5;b=8;
    
19. #cycle a=10;b=20;
    
20. #cycle a=25;b=9;
    
21. #cycle a=128;b=200;
    
22. #cycle a=4580;b=65530;
    
23. #cycle a=50000;b=10000;
    
24. #cycle a=24254;b=14242;
    
25. #cycle a=58;b=52;
    
26. #cycle a=11111;b=55555;
    
27. #(cycle*10) $stop;
    
28. end
    
29. 
    
30. endmodule
    
31. 
    

复制代码

xcb2002

你说的应该就是后仿吧，这个是因为组合逻辑到达寄存器的时间不同造成的，是正常的。
只要时序满足setup时间就没有问题

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你说的应该就是后仿吧，这个是因为组合逻辑到达寄存器的时间不同造成的，是正常的。
只要时序满足setup时间 ...
xcb2002 发表于 2011-7-10 23:15

                               
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    请教怎么知道时序是否满足steup时间，我用的是quartus II。
    不是说后仿是最接近实际的吗？
   不知道这个结果对不对?

alenww

毛刺而已，计算结果各bit到达寄存器时间不同导致的，使用结果的时候用寄存器锁一拍再用。

Eric0417

ripple问题，transition的时间不同造成的

xiaocanmeng

请教怎么知道时序是否满足steup时间，我用的是quartus II。
    不是说后仿是最接近实际的吗？
...
418478935 发表于 2011-7-11 09:53

                               
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稳定后的信号是正确值。带时序的仿真应该是正确的。
如果你还不知道是否满足setup，说明你还有许多要学习的。

Lawee

QUARTUS中有没有对时钟频率进行约束？

418478935

毛刺而已，计算结果各bit到达寄存器时间不同导致的，使用结果的时候用寄存器锁一拍再用。
alenww 发表于 2011-7-11 10:04

                               
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    请教是用D触发器吗？