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[求助] 布局布线时候还可能优化掉一些逻辑么

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发表于 2011-6-25 19:13:31 | 显示全部楼层 |阅读模式

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布局布线后仿真,不论把频率设置得多么低,甚至5M,地址译码模块都对输入没有反应。相同的testbench+module,Map后仿真就没有任何问题。时序报告里面最大频率302.xxMHz,而且布局布线后仿真波形图在reset后基本都是平的。这是周五下午的事,还没太细看竞争冒险问题,就是想知道下面两个问题:
1. 布局布线时候,PAR可能去掉一些除了重复寄存器之外的逻辑么?
2. 布局布线后的时序报告里面的最大频率,指的是在那样的时钟频率下,可以保证数据在任何两个相邻(级联的)寄存器间经过组合逻辑正确传输么?
多谢。
发表于 2011-6-29 15:35:34 | 显示全部楼层
布局布线时却是会增减一些门的,但不是功能逻辑,而是一些buffer之类的东西。Fmax是STA分析了各个路径之后找到的,可能不一定是FF与FF之间。
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