VERILOG代码到VHDL代码

dlb05061131 · 发表于 2011-6-20 17:03:22

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有一句代码是用verilog写的，但是，到vhdl里边就不知道怎么办了。

因为要把一些VERILOG文件转为vhdl文件。使用xhdl转换的话直接
verilog： Wdata_R = Wdata + k<<8 ;
转换之后：

Wdata_R := ShiftLeft(Wdata + to_stdlogicvector(k, 24), 8);

不知有没有办法可以转换过来？？

dlb05061131 · 发表于 2011-6-20 17:27:23

Wdata_R := Wdata + CONV_STD_LOGIC_VECTOR(k, 24) SLL 8;
同样的xhdl软件转换的，就是不一样，看心情。
哎。

AmoiBB · 发表于 2011-6-21 11:03:37

SIGNAL k_std : std_logic_vector(23 downto 0);
SIGNAL k_sll : std_logic_vector(23 downto 0);

k_std <= CONV_STD_LOGIC_VECTOR(k, 24);
k_sll <= k_std(15 downto 0) & X"00";
Wdata_R := Wdata + k_sll;

这样？感觉有点小复杂。
PS:ise不支持SLL等移位语法，quartus不清楚

jolepan · 发表于 2011-6-21 22:21:23

quartus市支持移位计算的，<<这种计算可以简单的在低位添0，就可以了，没有必要用<<

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