全差分运放建立时间和相位裕度的问题

beifuzhibo · 发表于 2011-6-13 09:45:27

最近在做dac中的输出运放，是全差分的，仿真时tt工艺角下pm为58，bw为600M,建立时间是4.5n，但是仿真ff和ss时，建立时间非常大，30多n，怎么调整呢我用的是两级结构，希望大家讨论一下，

kuohsi · 发表于 2011-6-13 10:12:05

确认TT、SS每个管子都有在saturation

shikaicool · 发表于 2011-6-13 17:21:08

调一下电路的R C ，再仿真

hsh22 · 发表于 2011-6-13 20:00:26

修改下米勒补偿的参数

vdslafe · 发表于 2011-6-14 01:56:46

dac 的时钟多快，信号有多快？
如果fclk/fsig 比例太小，对运放slew rate 要求很高

samuelyou · 发表于 2011-6-18 00:55:57

路过学习~

only123456 · 发表于 2011-6-18 10:37:28

感觉ff和ss工艺角中，有管子进入线性区了

liqiaoyongdan · 发表于 2011-7-12 10:52:13

学习学习

afujian · 发表于 2011-7-12 23:54:16

肯定是ss ff情况下相位裕度发生改变了吧，看看能不能吧相位裕度稳定住。

eli20060909 · 发表于 2011-12-10 09:29:51

路过学习

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