“10010”序列检测器的状态是7个还是5个？

wangzhe3171

这个简单点说 比如IDLE=0、A=1、B=10、C=100、D=1001 E=10010 那么之后x的值再来就有可能发生重叠的情况10010010，F=101其实是和A状态是一样的，G=1000是和IDLE状态是一样的，只不过是考虑的角度不同，夏宇闻的那本书考虑的周全了些，因为F和G状态是重叠时候得状态，是为了和最开始的没重叠时候得状态加以区分，我个人认为你俩的都对，之前我也看了好久，感觉有些问题，后来才发现的，希望对你有帮助。

夜尽天明

回复 13# yangkaiqu
你觉得这本书垃圾！！！大哥（大姐），这是我大学三年读到的国人写的最好的一本书。
恕不敢苟同你的意见！！！

mike4o50

讨论中有关于可靠性考虑和重叠考虑的说法，获益匪浅，给了以后考虑问题更多思路啊。

太阳公子

收获了

guduzxc

我用的NC和debussy查看，也没发现什么不同，同样觉得5个状态足矣

中科张宇

大体看了下，应该是你写的5个的对，而且电路冗余少

0223

先收藏了，看完了再说

jacobshen

我仔细看了一下，我认为，书上的代码有问题！！！！！！！！！！！！其实我感觉这本书很垃圾。
yangkaiqu 发表于 2011-7-31 12:56

                               
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有同感！

0223

Isn't shift register would be better solution for it?
enchanter 发表于 2012-1-23 11:03

                               
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    感觉使用移位寄存器实现更容易，可是电路的输出是组合逻辑，应该会产生毛刺，感觉使用寄存器输出更稳妥些。但是使用寄存器又会慢一拍检测出所需序列，求指导！！！！

woaichengdian

完整看了下回复，好像只有两位网友提出使用移位寄存器来实现序列检测。。。
对的，其实这种问题，使用移位寄存器来实现是再简单不过。
   
reg[4:0]    sft_reg;

always @(posedge clk or negedge rst_n)
begin
        if (!rst_n)
                sft_reg <= 5'b11111;
        else
        begin
                sft_reg <= {sft_reg[4:1], data_in};
               
                if (sft_reg == 5'b10010)
                        sig_out <= 1'b1;
                else
                        sig_out <= 1'b0;
        end
end