求助

faddist

有一个FPGA，要求工作在100MHZ，但是实际它只工作在90MHZ，在只改变布局布线，保证电路功能的情况下，修改下面代码，使其工作在100MHZ。
module count_64(rst,clk,start,count)
  input clk,rst,start;
  output  count;
  reg [63:0] count;
  always @(posedge clk or negedge rst)
  begin
    if(rst==0)
      count<=0;
    else
      if(start==0)
        count<=count+1;
      else
        count<=0;
  end
endmodule

sdwsh

就这点东西，100M都跑不上？

acgoal

64bit的累加器，的确有点狠。改成用FPGA内自带的标准累加器吧。

justshuashua

分两级计数好了