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[资料] UCF文件中时序约束的语法

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发表于 2011-3-20 19:54:09 | 显示全部楼层 |阅读模式

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UCF文件中时序约束的语法.pdf (129.2 KB, 下载次数: 595 )
发表于 2011-3-20 20:36:56 | 显示全部楼层
UCF文件中时序约束的语法[转载]
约束UCF 文件,从Constrains Editor 直接输入是最方便、最直接的添加约束的方法了。
我总结了以下几种常用的语法:
1)周期约束
PERIOD 约束是一个基本时序和综合约束,它附加在时钟网线上,时序分析工具根据
PERIOD 约束检查时钟域内所有同步元件的时序是否满足要求,它将检查与同步时序约束端
口相连接的所有路径的延迟,但是不会检查PAD 到寄存器的路径。
附加时钟周期约束的首选方法(Preferred Method)语法如下:
TIMESPEC “TSidentifier” = PERIOD “TNM_reference” period {HIGH|LOW}
[high_or_low_time]
其中“[]”内为可选项,“{}”为必选项,参数period 为要求的时钟周期,可以使用ps、ns、
us 或者ms 等单位,大小写都可以,缺省单位为ns。HIGH|LOW 关键词指出时钟周期里的
第一个脉冲是高电平还是低电平,而high_or_low_time 为脉冲的延续时间,缺省单位也是
ns,如果不提供该项,则缺省占空比为50%。
TIMESPEC 是一个基本时序相关约束标识,表示本约束为时序规范。TSidentifier 包括
字母TS 和一个标识符identifier(为ASCII 码字符串)共同组成一个时序规范。
例如定义时钟周期约束时,首先在时钟网线clk 上附加一个TNM_NET 约束,把clk 驱
动的所有同步元件定义为一个名为sys_clk 的分组,然后使用TIMESPEC 约束定义时钟周期。
NET “clk” TNM_NET=”sys_clk”;
TIMESPEC “TS_sys_clk”= PERIOD “sys_clk” 50 HIGH 30;
而定义派生时钟的语法如下:
TIMESPEC “TSidentifier_2”=PERIOD “timegroup_name” “TSidentifier_1” [*or/] factor
PHASE [+|-] phase_value [units];
其中TSidentifier_2为要定义的派生时钟,TSidentifier_1为已经定义的时钟,factor 指出
两者周期的辈出关系,是一个浮点数。phase_value 指出两者之间的相位关系,为浮点数。
例如:
定义主时钟clk0:
TIMESPEC “TS01” = PERIOD “clk0” 10.0 ns;
定义派生时钟clk180,其相位与主时钟相差180°:
TIMESPEC “TS02” = PERIOD “clk180” TS01 PHASE + 5.0 ns;
定义派生时钟clk180_2,其周期为主时钟的1/2,并延迟2.5ns:
TIMESPEC “TS03” = PERIOD “clk180_2” TS01 /2 PHASE + 2.5 ns;
2)偏移约束
偏移约束规定了外部时钟和数据输入输出引脚之间的时序关系,只用于与PAD 相连的
信号,不能用于内部信号。使用该约束可以为综合实现工具指出输入数据到达的时刻,或者
输出数据稳定的时刻,从而在综合实现中调整布局布线过程,使正在开发的FPGA/CPLD 的
输入建立时间以及下一级电路的输入建立时间满足要求。
基本语法如下:
OFFSET = {IN|OUT} “offset_time” [units] {BEFORE|AFTER} “clk_name” [TIMEGRP
“group_name”];
其中{IN|OUT}说明约束的是输入还是输出,offset_time 为FPGA 引脚数据变化与有效时
钟沿之间的时间差, BEFORE|AFTER 说明该时间差在有效时钟沿的前面还是后面,
TIMEGRP “group_name”定义了约束的触发器组,缺省时约束该时钟驱动的所有触发器。
3)分组约束
使用TNM(Timing Name)约束可以选出构成一个分组的元件,并赋予一个名字,以便
给它们附加约束。TNM_NET(timing name for nets)约束只加在网线上,其作用与TNM 加
在网上时基本相同,即把该网线所在路径上的所有有效同步元件作为命名组的一部分。不同
之处在于当TNM 约束加在PAD NET 上时,TNM 的值将被赋予PAD,而不是该网线所在的
路径上的同步元件,即TNM 约束不能穿过IBUF。而用TNM_NET 约束就不会出现这种情
况。
4)专门约束
附加约束的一般策略是首先附加整体约束,例如PERIOD、OFFSET 等,然后对局部的
电路附加专门约束,这些专门约束通常比整体约束宽松,通过在可能的地方尽量放松约束可
以提高布线通过率,减小布局布线的时间。
FROM_TO 约束在两个组之间定义时序约束,对两者之间的逻辑和布线延迟进行控制,
这两个组可以是用户定义的,也可以是与定义的。用户可以使用TNM_NET、TNM 和
TIMEGRP 定义组,而与定义组主要包括FFS、LATCHES、PADS 和RAMS 等。语法如下:
TIMESPEC “TSname” = FROM “group1” TO “group2” value;
其中value 为延迟时间,可以使具体数值或表达式。
MAXDELAY 约束定义了特定网线上的最大延迟,其语法如下:
NET “net_name” MAXDELAY = value units;
发表于 2011-3-20 20:57:40 | 显示全部楼层
thanks!
发表于 2011-3-21 10:55:28 | 显示全部楼层
学习一下新知识!!!!!!1
发表于 2011-3-29 15:15:48 | 显示全部楼层
feichangganxie
发表于 2011-5-24 22:53:59 | 显示全部楼层
ddddddddddd
发表于 2011-7-9 09:33:16 | 显示全部楼层
谢谢……
发表于 2012-9-19 22:28:33 | 显示全部楼层
比较简单,但还可以参考!谢谢!
发表于 2012-10-24 11:12:36 | 显示全部楼层
synopsys
发表于 2012-11-8 19:40:28 | 显示全部楼层
谢谢分享
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