verilog代码里“：”的用法（已解决）

linghuqiubai · 发表于 2014-7-29 11:19:28

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本帖最后由 linghuqiubai 于 2014-8-1 17:36 编辑

看到的verilog代码里有这么一句：
m_tag <= bkq_din_iv[0+:MIG_TAG_WID];
请问那个“：”是什么意思啊？从来没见过这种用法……
多谢各位了！

linghuqiubai · 发表于 2014-7-29 15:05:33

回复 1# linghuqiubai

已经知道了~

[求助] verilog代码里“：”的用法（已解决）