Verilog或者VHDL中的细节问题

坤子 · 发表于 2015-8-19 19:07:21

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x

请问，在硬件描述语言中，
①  y=a+b+c+d；（“+”为或操作）

②  x=a+b
   z=c+d
   y=x+z

这两种描述的延迟有区别吗？
推荐使用那种描述！！！？？？

yeephycho · 发表于 2015-8-20 09:09:17

如果是4个输入的话, 我个人觉得1比较好. 原因在<深入浅出玩转 FPGA 吴厚航特权同学高清完整版 329页书签版>里有说明~求指点~

coyoo · 发表于 2015-8-21 09:14:16

Y=(A+B)+(C+D)
这样比较好，3级变2级，速度得到提升

坤子 · 发表于 2015-8-21 10:04:11

如果是4个输入的话, 我个人觉得1比较好. 原因在里有说明~求指点~
yeephycho 发表于 2015-8-20 09:09

登录/注册后可看大图

这位大哥，能不能指点下，大概在这本书的第几章？？？

yeephycho · 发表于 2015-8-21 11:05:53

回复 4# 坤子
30页

kka · 发表于 2015-8-23 00:37:18

這就是要考慮到合成後的timing跟resource 的問題了

hht820123 · 发表于 2015-8-23 00:52:40

如果是组合逻辑，在rtl是有区别，真正到了map后，都是用一个4四输入lut来时序，所以时序没有区别。如果是时序逻辑，和pipeline有关，应该用阻塞语句。

swary · 发表于 2015-8-25 15:36:12

从综合的角度看，建议使用第二种表达方式。主要是timing比较好，还有使用的加法器输入位宽小。还有就是资源复用的考虑。

wangzeyue · 发表于 2015-8-30 09:12:48

学习了，谢谢！！！！

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