请教：同步出来的时钟该怎么约束？

shxr · 发表于 2011-1-9 15:24:48

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假设clk1为较慢的时钟，clk2为较快的时钟，两时钟异步，以clk1为数据，clk2为时钟经两级寄存器同步后得到clk1_syn,那综合时该怎么对clk1_syn设置约束？

shxr · 发表于 2011-1-10 09:48:14

怎么没人回答呀。。。。

ddale · 发表于 2011-1-10 10:07:54

根据你的描述，应该不需要检查这clk1->clk2的关系，可以设置false path.
如果一定要检查使用clk2 sample clk1的DFF，可以使用set_min_delay or set_ma_delay，
确保中间不会添加多余的buffer或者添加一定delay的buffer。
上述处理在DFT时会有violation,过不了DFT RULE。

ddale · 发表于 2011-1-10 10:11:44

clk1_syn如果作为时钟的话，可以设置为generated_clock,可以按照最快
的时钟设置频率。如果是数据的话，自然属于clk2 domain，凡是设置在
clk2的约束都适用于clk1_syn。

shxr · 发表于 2011-1-10 10:26:19

谢谢楼上的解答，很详细

shxr · 发表于 2011-1-10 10:29:04

回复 4# ddale

如果clk1_syn作为时钟，需要对它施加一般时钟的约束么？会不会有什么问题

eetop · 发表于 2011-1-10 23:45:40

可以设置两个时钟为false path吧

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