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楼主: richchen00

[资料] verilog testbench设计技巧和策略

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发表于 2008-3-28 00:42:53 | 显示全部楼层

ddddddddddd

dddddddddddddddddd
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发表于 2008-5-25 00:55:24 | 显示全部楼层
学习,支持一下
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发表于 2008-5-26 11:08:25 | 显示全部楼层
很好，学习一下
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发表于 2008-5-26 19:51:00 | 显示全部楼层
非常不错！
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发表于 2008-5-30 18:09:23 | 显示全部楼层
看看，谢谢
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发表于 2008-6-3 20:48:35 | 显示全部楼层
最近在研究这个
多谢楼主提供的好资料
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alyssa
发表于 2008-8-14 19:25:49 | 显示全部楼层
谢谢了
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juking
发表于 2008-8-17 14:39:19 | 显示全部楼层
look  ，hope it's well
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发表于 2008-8-17 21:34:11 | 显示全部楼层
呵呵 看看 谢了
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发表于 2008-8-17 23:11:09 | 显示全部楼层
感謝你的分享
這個不會是systemverilog吧
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