isplever4.0 verilog hdl 不支持wait语句？

fanqiongjian · 发表于 2005-7-7 10:12:16

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module wait2(Strobe,D,Q,Qbar);
input Strobe, D;
output Q, Qbar;
reg Q, Qbar;
always
begin
wait(Strobe == 1);
Q = D;
Qbar = ~D;
end
endmodule
编译出现下面问题
@E: CG174 :"D:\cpld\verilog\exer3\wait2.v":7:1:7:4|Wait statements are not supported yet

一声叹息 · 发表于 2005-7-8 12:40:38

任何一个仿真工具都支持该语句，任何一个综合工具都不支持该语句！

mcsdos · 发表于 2005-7-8 14:22:20

那是仿真用的！

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