dc综合是否引入寄存器问题

hxfwdzx · 发表于 2010-11-23 13:42:50

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x

always @ (posedge clk)
  begin
R1 <= arth_o;
R2 <= data1 & data2;
R3 <= data1 + data2;
R4 <= R2 + R3;
  end

上面这段always语句综合后会产生D触发器

always @ (out2, R1, R3, R4)
  begin
out1 <= R1 + R3;
out2 <= R3 & R4;
out3 <= out2 - R3;
  end
而这段语句综合的结果只是一个组合逻辑电路。
请问这是什么原因啊？

yx.yang · 发表于 2010-11-23 15:10:14

基础知识.
请看书

xiaowei7001 · 发表于 2010-11-23 18:36:14

verilog 语言就是这么定义的，基础还不够扎实。

1251913600 · 发表于 2010-11-25 14:35:43

时序电路和组合逻辑的区别就是一个关乎clk

xeayx · 发表于 2010-12-23 13:58:31

！！！！！！

xaaa001 · 发表于 2010-12-31 12:15:40

回复 1# hxfwdzx

综合工具只看@（posedge xxx）这一句！

如果有则综合处DFF，

如果是@（a or b）

肯定是之和逻辑！

不过要写全哦，否则综合处来是Latch！

qushaobo · 发表于 2010-12-31 15:41:10

呵呵,

xaaa001 · 发表于 2010-12-31 15:53:08

只写两个字也可以啊！

拒绝灌水哦！

shxr · 发表于 2010-12-31 16:09:37

第二个是电平出发的，本身就是组合逻辑

pzchu · 发表于 2011-1-4 14:40:43

verilog就是这样规定的 lz是故意的吧我菜鸟我都懂要不组合和时序还有啥差别么

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