关于DC约束时钟的疑惑？

meijingguoyu · 发表于 2010-11-18 11:24:31

谢谢楼上几位的热心回复，我基本上理解了，意思就是说：

DC中约束的clock，仅仅是让clock的环境尽量真实的模拟最终使用的环境，仅仅如此。
但是至于clock能不能驱动后续电路，在综合时是不用关心的，DC默认为clock的driven能力是足够强的。
这也正好说明了为什么后端要去做CTS的原因了。

不知道理解的对不对，请大侠们批判～

meijingguoyu · 发表于 2010-11-18 11:30:21

回复 10# tiger_lein

谢谢你哦，太热心了，好淫啊～～

jun_dahai · 发表于 2010-11-23 09:50:21

综合时，对时钟的约束，一般是按照实际情况设置：
最基本的约束，-name起个名字，-period设置工作频率，-waveform占空比，以及源点
uncertainty约束，一般也就是rise/fall/setup/hold，毕竟时钟变化是有个过程的，也存在jitter
latency约束，也就是对源端delay的相关约束
因为此时，没有实际的PR信息，也就无从谈起如何准确的做CTS了，所以一般DC时，不做CTS，把时钟信号设置为dont_touch属性，关于fix_hold也是没有多大必要的，placement之后，routing时，才fix。不排除在面积紧张，PR tools无法fix all hold violations情况下，DC做fix_hold工作