关于DC约束时钟的疑惑？

laigua · 发表于 2011-4-25 01:03:22

在DC的时钟约束处卡住了唉

qw001 · 发表于 2011-5-19 22:45:30

学习了，非常好

ypeiyu · 发表于 2011-6-9 17:50:38

感谢各位强大的好心人啊受益匪浅~

masaka_xlw · 发表于 2011-6-10 10:58:24

综合时的时钟树其实是个逻辑概念，那些延时只是为了让DC更好的综合出符合实际情况的电路，所以综合时的时钟是理想的时钟，“理想”的意思是“非物理级”。
PR后的CTS才是真正的物理时钟。当然即STA中用PT做了sign-off，可能还会有OCV的问题，时钟也跑不掉。。

microqian · 发表于 2011-6-20 14:33:23

回复 10# tiger_lein

多谢提供资料参考

ww6501 · 发表于 2011-6-27 00:01:13

学习了，非常感谢啊！

菜鸟宅男 · 发表于 2011-7-14 10:09:31

看看10楼的资料先

ttder · 发表于 2011-7-14 19:34:05

skew latency，在单纯的电路下，你可以不设。
这两个值和dc在timing analysis下的计算没有直接关系，只是单纯的加减而已。skew更多的被用来当做留margin的手段。latency被当做timing borrowing的手段。
transition会影响到timing analysis，需要比较谨慎。不然给pr留的余量就太悲观或者太乐观了。

masaka_xlw · 发表于 2011-7-22 22:44:30

ideal 通常更侧重“驱动能力”，当然也会影响到各种delay。但在没有BE支持的情况下，你写的clk和最后物理的clk完全是两码事，甚至你越约束，离最后结果越远。。这是ideal出来的根源

estyzq · 发表于 2011-8-5 13:25:49

回复 9# benjaminweber

我是用dc做综合的时候把时钟给设成dont network，理由是在place&route的时候会再去处理，如CTS。
另外，我感觉在综合的时候貌似没有时钟树生成，我就在edi设计的时候做了cts。。。

求指导啊

[求助] 关于DC约束时钟的疑惑？

站长推荐 /2