关于DC约束时钟的疑惑？

愚人ぅ林 · 发表于 2011-8-7 13:08:25

一个项目是要走全一个流程了，一个芯片的参数要求，是由各个流程来控制。我的理解是。综合主要目的是把RTL代码用标准单元来实现。（方便自动布局布线）。同时优化时序特别是setup,由于设了ideal,所以综合并没有对时钟路径做处理，不过一些约束信息还是会体现在clock文件中的，比如skew.时钟上的处理主要在PR阶段,以encounter为例，时钟树的时候可以设他的uncertainty skew，max——delay，fanout,等，做完时钟树之后，时序文件会多出一句话，set_clock_propagate，这时候分析时序时就会考虑时钟穿越的延迟、、这样子讲应该能理解吧？？？

rafox · 发表于 2011-8-16 00:34:23

pre-layoff综合没有插入时钟树CT,所以在约束文件里面的skew神马的都是设是ideal，在CTS后，时钟的skew和latency都是由EDA 自己去算的，skew+latency+margin组成clock uncertainty，用PT 或者ETS 做STA后生成一个SDF文件，反标给DC 再做下综合，不过布线后应该不会再回去了吧，现在动辄千万门的规模。。。菜鸟拿分