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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 关于serdes中PLL，CDR的 jitter peaking的问题
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楼主: shaolongliu.pku

[讨论] 关于serdes中PLL，CDR的 jitter peaking的问题

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xiongzhh
发表于 2018-4-25 10:30:54 | 显示全部楼层
good man, one road pingAn!
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no1bigdog
发表于 2019-5-18 17:30:03 | 显示全部楼层
多谢lz了，正好需要
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a056433j
发表于 2019-5-30 17:17:27 | 显示全部楼层
學習下
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caizikaifa
发表于 2020-3-16 11:20:48 | 显示全部楼层
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caizikaifa
发表于 2020-3-16 11:26:57 | 显示全部楼层
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hjstrive
发表于 2023-6-2 22:48:49 | 显示全部楼层
学习
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cqy-ny
发表于 2023-7-24 11:42:09 | 显示全部楼层
谢谢分享
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sunny14051
发表于 2023-7-28 21:44:32 | 显示全部楼层
谢谢分享
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zxkl317408
发表于 2024-4-11 09:11:16 | 显示全部楼层


depend135 发表于 2010-11-9 10:29
回复 5# shaolongliu.pku


多谢分享
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yishuibihan
发表于 2024-4-22 17:02:30 | 显示全部楼层


depend135 发表于 2010-11-9 10:29
回复 5# shaolongliu.pku


多谢分享，学习一下
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