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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 关于serdes中PLL，CDR的 jitter peaking的问题
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楼主: shaolongliu.pku

[讨论] 关于serdes中PLL，CDR的 jitter peaking的问题

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hughhuang
发表于 2015-12-9 16:59:33 | 显示全部楼层
回复 2# depend135


   赞一个，学习了。我目前在研究锁相环，希望能和您多多交流。
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mainhand
发表于 2015-12-25 22:41:51 | 显示全部楼层
不错！！！！！！
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mainhand
发表于 2015-12-25 22:47:23 | 显示全部楼层
不错！！！！！！
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uvwxyzsd
发表于 2016-1-10 06:29:47 | 显示全部楼层
谢谢谢谢
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hu30454293
发表于 2016-3-18 14:54:20 | 显示全部楼层
回复 7# depend135


   非常感谢您的回答
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fwutsairlin
发表于 2016-6-21 15:52:36 | 显示全部楼层
THANK YOU
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reallei
发表于 2017-1-18 14:26:10 | 显示全部楼层
谢谢~~~~~~~
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Ryggeor
发表于 2017-2-6 14:48:12 | 显示全部楼层
thnx!
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archer_nth
发表于 2017-2-8 12:03:41 | 显示全部楼层
Thx for sharing
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loopgain
发表于 2017-2-8 17:58:27 | 显示全部楼层
学习了
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