关于serdes中PLL，CDR的 jitter peaking的问题

ysliu168 · 发表于 2015-8-18 16:10:58

Thanks!

ysliu168 · 发表于 2015-8-18 16:21:14

Thanks!

ysliu168 · 发表于 2015-8-18 16:23:57

Thanks!

ygtian257 · 发表于 2015-8-21 10:41:29

回复 128# ygtian257

回复 16# ipmsn5 36楼的回复我觉得是有问题的。因为推公式得：带宽只和c成反比，阻尼因子和R、C分别成正比。根据他的说法不改变带宽且增加阻尼因子，方法只能是增加R了，与大多数论文相反。

我的理解还是从噪声讲，一是:若用大的R，当cp有失配电流时，vco控制电压的文波会很大，增加输出抖动；二是：从器件方面讲，R的噪声比C的噪声大些。

我在128楼的时候说36讲的有问题，现在想想是当时没想清楚。
36楼说的应该是对的，他说“带宽和R成正比，在带宽不变的前提下，想要过阻尼就只能增加C了”。而我说的就在上面了。
公式都没有问题，问题是用的带宽不一样。36楼用的是环路增益带宽K，我当时用的是自然震荡频率Wn。对于闭环相应的分析应该用环路增益K，原因在Gardner的“锁相技术”这本书中说了，中英文都有。

所以，实现过阻尼用小的R、大的C，可以从上面三个原因分析。

smallmotor · 发表于 2015-8-28 14:00:59

thanks!

asdzxc0010 · 发表于 2015-9-7 17:42:50

没信元啊。。。。。

JackB · 发表于 2015-11-21 02:33:19

回复 7# depend135

Thank you.

pengdingzhi · 发表于 2015-11-22 11:31:41

围观了一下~

lupo · 发表于 2015-11-30 17:41:14

关于serdes中PLL，CDR的 jitter peaking的问题

gladiac · 发表于 2015-12-9 11:01:16

Thanks for your sharing!

[讨论] 关于serdes中PLL，CDR的 jitter peaking的问题

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