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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 关于serdes中PLL，CDR的 jitter peaking的问题
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楼主: shaolongliu.pku

[讨论] 关于serdes中PLL，CDR的 jitter peaking的问题

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Ryggeor
发表于 2017-7-6 21:22:03 | 显示全部楼层
thnx!
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发表于 2017-7-7 08:32:51 | 显示全部楼层
回复 7# depend135


   Thank you for sharing
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发表于 2017-7-7 09:53:26 | 显示全部楼层
谢谢分享
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Ryggeor
发表于 2017-7-13 21:04:55 | 显示全部楼层
thnx!
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发表于 2017-8-23 15:37:20 | 显示全部楼层
謝謝誒,  看看
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发表于 2017-8-24 12:05:03 | 显示全部楼层
谢谢分享！！！
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发表于 2017-8-28 19:15:03 | 显示全部楼层
thanks for your  share
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发表于 2018-2-3 17:09:42 | 显示全部楼层
回复 7# depend135


好人一生平安
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hhlunar
发表于 2018-3-29 13:02:30 | 显示全部楼层
dingding
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发表于 2018-4-25 09:58:03 | 显示全部楼层
谢谢分享
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