求教，在DC综合后的网表文件怎么导入到PT中进行时序分析

hxfwdzx

做的一个简单的cla电路，综合后得到电路网表。
然后使用write -hierarchy -output cla.db 和write -format verilog -hierarchy -output cla.v 保存了综合后的网表。
但是用pt读后：read_db cla.db 这个说No-Design were read
和read_verilog cla.v 这个只导入一部分电路。
请问是什么原因啊？？？


你们一般怎么导入到PT中的啊？

nan123chang

你最好拿个现成的脚本做参考。或者看看PT的userguide。

hxfwdzx

楼上有没有Pt的manual共享一下啊？
我还没找到有从DC综合到PT分析的脚本文件。
我查看了是用那两个语句，但搞不懂为什么不行。

hxfwdzx

回复 2# nan123chang


    楼上有没有Pt的manual共享一下啊？
我还没找到有从DC综合到PT分析的脚本文件。
我查看了是用那两个语句，但搞不懂为什么不行。

nan123chang

PT的userguide:
http://bbs.eetop.cn/viewthread.p ... highlight=primetime
PT的workshop:
http://bbs.eetop.cn/viewthread.p ... highlight=primetime

zhouzhiping849

你读的语法没有问题啊，为什么呢？！

nan123chang

有可能是setup文件没写好，也就是工艺库没指定好。

hxfwdzx

ls，应该不会吧，就是指定到./synopsys/libraries/syn下的class.db库。这是一个例子。应该没问题吧。不存在工艺库没指定好的问题吧。tcl代码如下：很简单的几句：
set search_path [concat $search_path [list "." "/eda/synopsys/dc/libraries/syn"]]
set target_library [list class.db]
set symbol_library [list class.db]
set link_path [list {*} class.db]
read_verilog cla.v
set_wire_load_model -library class -name 10x10
set_operating_conditions WCCOM
set_drive 1 [all_inputs]
set_load 4 [all_outputs]
set_max_delay 40.0 sum[15]
compile

nan123chang

我的意思是PT的。

hxfwdzx

O~~~对！！！！