ClockGating和DFT同时使用遇到的问题讨论！！！

orinoflow · 发表于 2010-11-1 09:51:43

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大家好！    我的设计，单独加ClockGating或单独加扫描链，得到的网表进行后仿真都是正常的，但是很奇怪，如果两个同时加，那么出来的网表功能仿真就是错误的。
   对这个问题我真的很疑惑，希望有经验的大侠帮助指点一下。
   我是先加Gating，然后加扫描链的，主要脚本如下：

set physopt_disable_auto_bound_for_gated_clock false
set_clock_gating_style -sequential_cell latch -minimum_bitwidth 1 -max_fanout 128 -setup 1 -hold 0.5 -positive_edge_logic {and} -negative_edge_logic {or} -control_point before -control_signal scan_enable

insert_clock_gating
compile -scan -map_effort high -boundary_optimization
insert_dft

   谢谢！

zh123456789 · 发表于 2010-11-1 12:15:38

阁下是在dc里面做的insert gating和DFT

orinoflow · 发表于 2010-11-1 14:27:13

回复 2# zh123456789

是的，是在DC里面做的，您觉得问题可能在哪里呢？

zh123456789 · 发表于 2010-11-1 15:34:23

这得具体的看报告了，看看哪里的功能不对，或者你可以做一下fm

yestop · 发表于 2010-11-3 21:16:11

thankyou verymuch

orinoflow · 发表于 2010-11-4 15:06:38

谢谢大家的关注，问题解决了。
问题不在clockgating，也不在dft，而是在对系统的时钟约束不正确。只是这种约束上的不正确，只有在同时加入dft和gating的时候才碰巧表现出来。
DC时钟约束是很关键的事情，一定要重视，每一个时钟都不要漏掉，并且要在报告中确认是否真的约束对了。这就是我的经验教训。
我现在找时钟都是在 synplify(fpga综合工具)中让工具自动找到所有的时钟，然后确保所有的时钟都在 DC中得到了明确的约束。DC自己应该有自动找到所有时钟的命令的吧，我不知道。知道的同志帖一下吧。