Xilinx, 如何防止寄存器被优化掉？？

Fei_Fly

在这个BUF两端的信号线上加上下面的属性(Verilog HDL版本)：
wire bufin  /* synthesis syn_keep=1 xc_props="X" */;
具体解释：
1、syn_keep=1就是保留这个信号线，是它成为一个instance（synplify的），然后就可以对它添加XILINX的约束属性；
2、xc_props=“”是synplify为XILINX保留留的约束属性，可以透传到ISE的实现中去，从而约束实现过程。
3、“X”属性是在MAP时识别的KEEP属性，如果用XST综合就只需要在信号线的两端加上X属性就可以透传到MAP中去。但是synplify并不能识别，因此需要通过以上的方法将X属性透传到MAP中去。
类似在 VHDL中也适用
attribute syn_keep of temp01 : signal is true;
attribute xc_props of temp01 : signal is "X";

110500623

可以试下(* KEEP="TRUE" *)