Xilinx, 如何防止寄存器被优化掉？？

chifalcon · 发表于 2010-10-28 05:21:02

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大家好，

我在XST综合时，未接输出端口的寄存器被优化掉了，但我需要保留这些寄存器以获得一些功耗方面的信息。
请问如果约束优化，使这些寄存器得以保存下来呢？？

谢谢！！

falloutmx · 发表于 2010-10-28 11:11:15

attribute keep : string;
attribute keep of signal_name: signal is “true”;

chaining · 发表于 2010-10-28 13:10:19

将寄存器输出做一个逻辑，从一个没有用的io脚输出

xs_uestc · 发表于 2010-10-28 13:24:06

一般常用的做法是将需要保留的寄存器通过不同的引脚进行输出

highball · 发表于 2010-10-28 14:24:18

我也遇到了这个问题，但是不知道怎样在Verilog代码里添加综合选项，2楼的朋友给出的方法是VHDL代码下的吧。求VerilogHDL下防止寄存器被综合器优化掉的方法，多谢！

zhanghi · 发表于 2010-10-28 15:40:17

add synthesis directive as followed,
reg a /* synthesis syn_preserve = 1*/;

EE_engineer · 发表于 2010-10-28 21:56:50

2 楼正解

AmoiBB · 发表于 2010-10-29 08:41:15

我也遇到了这个问题，但是不知道怎样在Verilog代码里添加综合选项，2楼的朋友给出的方法是VHDL代码下的吧。 ...
highball 发表于 2010-10-28 14:24

登录/注册后可看大图

Verilog里也可以加keep属性的

lycxy521 · 发表于 2010-11-1 21:26:04

谢谢分享，最近正在学，希望有帮助

wangbo19852008 · 发表于 2011-9-26 16:47:42

注意：人家问的是在ISE的XST综合工具，你们回答的都是在QII的综合工具或者Synplify综合工具中的防止寄存器优化的约束，我试了就没一个好用的，悲剧，看清楚再回答啊！

[求助] Xilinx, 如何防止寄存器被优化掉？？