问一下综合后dc timing report中port到PAD的延时很大是怎么回事呢？

creese · 发表于 2010-9-16 22:57:06

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我有一个设计顶层定义了一个input SQI_I0, 接到smic.18的库的PAD cell的PAD端，再从C端出来，综合后发现timing报告中从SQI_I0到PAD cell的延迟有13多，查了一下发现capacitance有40多，trans有30多，在网表中从input到PAD cell的PAD端只是一根连线，怎么会有这么大的delay increment呢？实在想不明白。大家有遇到过这种情况的吗？是怎么解决的呢？
多谢！