问个简单的timing constraint问题

flyshade · 发表于 2010-9-10 04:11:02

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一个来自port的时钟信号A，我在模块内部引用一个clock mux把他和test clock mux起来了形成时钟信号B。
这时，我要做timing contraint的话，create_clock是在A上还是B上？还是两个都要？B要不要设成generated_clock呢？

sna · 发表于 2010-9-10 10:08:10

需要结合具体设计对待，两个时钟信号除了进行Mux选择处理之外，还有没有输出给其他模块作为时钟？如果仅仅提供给Mux，我觉得时钟节点可以定义在Mux之后，两个时钟频率中选择频率最高的作为约束条件。

zb8521 · 发表于 2010-9-22 02:29:52

顶起顶起

zhangwei_it · 发表于 2010-9-22 11:02:49

一般TEST CLOCK 频率比较低，直接对PORT A 定义就可以，DC 可以识别BUF AND MUX等单元，可以不用定义B点的 GENERATE CLOCK

kuangjianghua · 发表于 2010-9-26 14:56:43

支持 sna

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