关于如何分析时钟频率上不去的问题

yhang0 · 发表于 2010-9-6 19:38:38

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综合一般要给后端留足够的余量,所以在生成时钟的时候要把时钟频率人为的增大.

如果发现时钟频率达不到想要的频率怎么办? 怎么从综合的时序报告里去分析? 是不是非

要从设计代码里去找原因

我还是不懂 · 发表于 2010-12-6 13:55:34

我也有这个原因，你解决了没有？

1359784773 · 发表于 2010-12-6 17:47:08

前端设计代码是一个方面，当前端设计定下来之后，很难做出大的改动，主要还是从后端入手，从各个方面，floorplan，设计约束，先布放关键单元等下手，一点点的收敛时序。

1359784773 · 发表于 2010-12-6 17:48:43

前端设计代码是一个方面，当前端设计定下来之后，很难做出大的改动，主要还是从后端入手，从各个方面，floorplan，设计约束，先布放关键单元等下手，一点点的收敛时序。

iceinsky · 发表于 2010-12-8 10:49:46

楼上说的太玄乎了，个人看法是你的代码设计有问题，一般来说，时钟频率有2个制约，一个是所用芯片的工艺限制，不如象我现在所的XILINX的V5，最多就是500M的样子，二就是你代码质量，。在此是想再说一下就是，做FGPA编程，不是在写软件，你是在设计电路。
具体的针对LZ的问题，希望你具体看你的报告，针对CLK的延时分析，优化你的电路，减少流经的部件，关键的地方做好约束。还想说的是，时序是设计出来的，不是约束出来的，如果你的设计综合效果很差，你再约束也是枉然。

希望能对你有帮助，有问题大概一起交流

iceinsky · 发表于 2010-12-8 10:52:37

以上说的是从提高你前端驱动时钟频率的角度分析的。

yx.yang · 发表于 2010-12-8 15:36:25

学习啦.
大家继续.
谢谢.

bhcsayx · 发表于 2010-12-9 01:00:13

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