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本帖最后由 guang3000 于 2011-4-25 21:51 编辑
PDF 文檔：
LOD總結.pdf
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注意：PDF文檔內容和本貼內容完全一致。如果有人不想下載附件，請自己轉換帖子內容即可。資料來自于網絡，本人翻譯整理。不才有漏洞，多指教。
ＬＯＤ and
STI under deep-sub-nanometerprocessing for Analog design
-why we use finger instead of multiply???
Yours faithful: Fire Fly
Zhongbo1127@gmail.com
當特徵尺寸小於0.25微米的時候，工藝廠商大多傾向於使用淺溝槽隔離技術區隔離各個電路模塊。淺溝槽隔離工藝在芯片表面留下了一個孤立的平面各個方向內部應力不均勻的“島”。這種各個方向不均勻的內部應力會使得電路中的各個器件的參數偏離設計值。注：內部應力不均勻產生的原因在於參雜濃度不一致導致的。
STI中產生該效應借由下圖，可以得到更好的理解：
處於STI邊緣的MOSFET，由於STI STERSS的存在，產生溝道的位置參雜濃度，載流子速率（這種技術在strain-silicon中得到了很好的應用）會有所變化，以致使其性能上存在著某種‘退化‘。這種退化的效應隨著離STI的距離呈反比。所以在距離StＩ比較近位置的ＭＯＳＦＥＴ受這種影響更加顯著。
這種效應已經在ＨＳＰＩＣＥ中可以仿真。可以在設計的後仿中看出差異。下圖顯示了，考慮該效應的ＭＯＳＦＥＴ和不考慮的ＭＯＳＦＥＴ Vgs VS Ids誤差圖示。
圖可見：這種應力對於會減小ＮＭＯＳ管的電流加大ＰＭＯＳ的電流；原因在這種側應力於應力會使空穴的遷移率得到增強，反之降低電子遷移率。因此其對MOSFET影響方向不一致。
應對策略：採用finger的方法，在邊緣採用虛擬器件（dummy）來使得內部管子受最小的影響。完成一個電流鏡電路的設計，採用下圖a,使用finger方式排列。Dummy 管子受影響。B,multiply 排列：雖然有dummy，但是浪費版圖面積。C,採用不同的block,非常浪費面積。
右圖顯示了，採用不同方式的layout的實際電流比例。總體而言：採用第一種電路設計的電路會獲得最佳的輸出和面積消耗。
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发表于 2010-8-30 17:36:00
楼主