怎样verilog产生一个半周期脉冲信号

shuanghx · 发表于 2010-8-21 17:04:23

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“计数器在时钟上升沿触发。CON在计数器为10、时钟上升沿清0；在计数器为100、时钟上升沿变为1，紧接着的下降沿清0。”

我试图用一个always @(posedge clk) 和一个 always @(negedge clk) 块来对CON直接赋值，但是仿真报错，同学说不能在把一个变量同时写到两个always块。

我不知道该怎么办？请高手帮个忙！万分感谢！

pudongsky · 发表于 2010-8-21 21:49:32

在2个always模块中对同一变量赋值，就会出现报语法错误哦！
你可以用更高的2倍频时钟完成设计，或者是产生中间变量，然后用组合逻辑
控制输出，就可以实现你要的逻辑。试试看吧！

shuanghx · 发表于 2010-8-22 11:24:48

呵呵，我也是想的用中间标量、组合逻辑做的，解决啦，

谢谢你啊

sfjrichard · 发表于 2010-8-23 10:50:21

学习，飘过

stussy · 发表于 2010-8-24 11:17:44

用dcm倍频

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