Verilog中TASK是不是只有组合逻辑时才可以综合？

flyelectron · 发表于 2012-6-15 14:36:37

14楼的例子，task本身还是组合逻辑，和always一起综合成时序逻辑，如果task带有时序逻辑是不能被综合的，而lz问的正是task本身是不是只有是组合逻辑才会被综合，答案是task本身必须是组合逻辑才能被组合，如果带有时序逻辑，那么在always块或者assign中就会嵌套时序逻辑，这本身就是非法的。一句话，任何语句能不能综合，要看是不是RTL风格，如果是就可以综合，如果不是就不能综合

revers05 · 发表于 2012-6-15 15:16:56

task，我们头只让用在组合逻辑中

eaglelsb · 发表于 2012-6-15 18:09:27

最好还是用简单的组合逻辑一下，

如果有复杂点的时序模块，要被反复调用的，要么做成另外个MODULE来调用，要么GENERATE语句，一下子例化N句。

wcuncai · 发表于 2012-6-16 11:15:14

建议task 只用在testbench中

shxr · 发表于 2012-6-21 13:58:55

回复 15# xiaocanmeng

正解

revers05 · 发表于 2012-6-22 15:04:23

只能是组合逻辑，不能顺序逻辑，和function一样，可以综合

fpgall · 发表于 2012-6-24 16:29:33

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hzdzkjly · 发表于 2012-9-12 16:21:09

在QuartusII 里面task的不能够综合的。只能在Modelsim里面仿真

rushiwo1987 · 发表于 2012-9-13 00:50:12

task是可以被综合的，并使用调用这个task处的时钟，所以在task中没有时序clock，在task一次执行n个时钟达到目的时，需要连续调用n次。我一般喜欢在状态机中用来做简单的延时。

ihcnqkm · 发表于 2012-9-13 08:03:03

看了前辈们的解释为，明白了。

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