Verilog中TASK是不是只有组合逻辑时才可以综合？

happy_1q · 发表于 2011-6-15 13:31:47

task是可以综合时序电路的。。。。

jackertja · 发表于 2011-6-15 16:45:24

回复 11# happy_1q

哦？发个例子出来看看。。。。。

zhonglinghui · 发表于 2011-7-26 09:42:52

我也想知道答案。

xiaocanmeng · 发表于 2011-7-27 00:12:28

回复 12# jackertja

可以综合成时序电路。一本书里举的例子是。
task seq_task;
...
endtask
always @(posedge clk)
begin
seq_task(input,output);
end

xiaocanmeng · 发表于 2011-7-27 00:14:15

不过推荐尽量用最简单的coding style，既简单易懂，又保证正确性。

xiaoweiniu · 发表于 2011-10-24 15:54:40

task能不能被综合，主要看综合工具能不能将其综合，ISE支持task综合，其它的没试过！

常见泽 · 发表于 2011-10-26 07:54:45

这么麻烦啊

linzhjbtx · 发表于 2012-3-27 13:06:39

时序逻辑不认task
你确定？

girubak · 发表于 2012-4-2 10:54:56

thanks for the information

higoogle · 发表于 2012-4-3 16:28:24

完全可以不用的

[求助] Verilog中TASK是不是只有组合逻辑时才可以综合？