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发表于 2017-7-19 19:01:22
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正准备做这个事儿。
首先,我的经验是:芯愿景反向出来时,要做基本门,比如inv, nor2,nand2,buffer,dff等等,然后再在里面添加管子,要不然整个芯愿景你直接以管子为单位逆向你就走冤枉路了,工作量那么大。所以芯愿景逆向出来应该是基本门为基础,在基本门里添加管子。
如果你是以各种标准的基本门做的逆向,那么在你TOP中只要用到的基本门你都添加functional的view。然后用610的tool下的NX netlist(看见面就晓得了,好像是这名)工具,然后选择TOP导出,会在生成的路径下生成TOP及其以下的各个层次的网表,把它们合在一起。然后,再把去那些加了functional信息的基本门的verilog合并到一起。
如果你想综合及接下来的STA,那先得把基本门的功能描述加上。
现在我正在准备做这事儿。 |
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