同一个系统同时用上升沿和下降沿处理数据的利弊？？

zh123456789 · 发表于 2010-7-27 10:24:27

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同一个系统同时用上升沿和下降沿处理数据的利弊在哪里呢？
以下是小弟弟的个人观点：

数据传递可能会混乱，相互间的干扰加大，
吞吐量会提高。

但是深层的厉害在哪里呢？
设计中应如何权衡抉择呢？

望大侠指点！

gaurson · 发表于 2010-7-27 12:06:03

主要还是在时序上约束更紧了，如果是低速时钟一般是没问题，要是上100M的高速时钟，两个沿之间只有几个ns，很容易出现时序冲突的问题的。

zh123456789 · 发表于 2010-7-27 15:54:45

2# gaurson

谢谢，受教了！

yel27 · 发表于 2010-7-27 16:00:33

提高了数据处理带宽

但是对时钟指标的要求更高比如占空比的问题

这个还是具体问题具体分析吧

来来回回 · 发表于 2010-7-27 17:06:04

菜鸟！学习学习！

blackAJ · 发表于 2010-7-27 18:12:21

Clock Uncertainty + Setup Time, 所以你 critical path會以period/2小.
DFT也不好作.
除非對 cycle 有要求, 否則盡量不做這種事 .

zh123456789 · 发表于 2010-7-28 10:19:56

谢谢楼上大侠的赐教

cdyywz · 发表于 2010-7-28 21:26:13

学习学习...

levin.lg · 发表于 2010-7-29 22:59:35

相当于异步时钟电路了。
1，约束变得很紧，
2，时钟的上升沿和下降沿的slew rate不一样，flight time不好控制

zh123456789 · 发表于 2010-7-30 09:58:14

9# levin.lg

大侠的这句话：，时钟的上升沿和下降沿的slew rate不一样，flight time不好控制

小弟弟不是很明白，能否细说一二？

[求助] 同一个系统同时用上升沿和下降沿处理数据的利弊？？