虚接口的问题

大暗黑天 · 发表于 2013-11-7 23:13:05

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小弟弟最近学习<<SystemVerilog for Verification>>，第10章关于虚接口的，我把我的DUT和test用接口连接，test中申明了一个虚接口，然后和DUT链接的接口通过参数传递进来
program test(tt_if true_if);

virtual tt_if v_if=true_if;

。。。

endprogram

test中所有driver都是对v_if操作的。。

结果sim的时候报堆栈错误～～～
program test(tt_if v_if);

//virtual tt_if v_if=true_if;

。。。

endprogram
将接口该为如上方式，就好了～～我用的哪里有问题咩。。。求大神知道

vivikinghjf · 发表于 2013-11-20 21:59:59

错误在v_if=true_if

[求助] 虚接口的问题

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