请教－－－ADC研究困惑？

saiaoying

小弟是新手一个，请大家多多指教。

课题方向：宽带Delta-Sigma ADC（目前是SC, 日后可能向CT发展，带宽还很有希望展宽）
困惑问题：
1。目前16位精度×MHZ级带宽的Delta-Sigma ADC有哪些用途呢？
2。16位精度×MHZ级带宽的Delta-Sigma ADC有哪些应用前景？
3。如果没有应用，宽带Delta-Sigma ADC是不是就没有研究意义呢？
4。小弟花了2年多一直搞这东西，主要是多位的DS ADC，目前用Cadence AMS电路级仿真结果是：包括电路噪声在内:SNDR~102DB, BW=1MHZ。搞这玩意，几乎花了我所有的精力和时间，如果要割舍转型，心里一时又接受不了，发现其中还有很多搞头的（学术理论上基本处于收获期），并且本人还是比较喜欢的。可是看在应用的面子上，又左右为难。
5。如果说服不了自己，又怎样说服老板呢？太郁闷了！

真诚请求高手指点指点。谢谢了！

vdslafe

ADSL是2.2MHz 14-16b
VDSL  是17-30MHz 14b
怎么会没地方用。
如果你设计的16b 功耗超小比如说<0.2pj/conv, 就可以用在通信电路里面，能减少LPF order
你的ADc tapeout 没，测出来有102dB?  时钟跑多块？

saiaoying

2# vdslafe

诚挚感谢vdslafe大哥的指点，以下再给出一些信息，希望大家指点指点。

ADC没有tapeout.
调制器结构自己瞎搞的，比较怪，IEEE/IEL上没见过（查过国内外300～400篇文章）
调制器为4阶5位量化结构（不是DEM、MASH、Leslie-Singh、Dual-quantization），FS=40MHZ,OSR＝20；
系统级仿真，在最恶劣情况下（包含各种非理想因素）可以得到SNDR=104DB左右，用理论计算方法把电路噪声累加后，总SNDR估计值~102DB.

电路级仿真基本和系统级的相符：
OTA都采用gain-boosting结构；32个差分比较器＋8个辅助的差分比较器；5位电阻串DAC+3位辅助的电阻串DAC；数字部分采用Verilog行为级代码。
仿真平台：Cadence AMS
如果全部采用实际mos电路，电路几乎跑不动。
所以，在电路级仿真时，第一个OTA用真实电路（包括电容比值人为加偏差）＋3个OTA用理想模型＋40个真实比较器＋两个真实多位DAC（人为加失配）＋Verilog行为级代码；第一OTA理想＋第二OTA真实（包括电容比值人为加偏差）＋三、四OTA理想＋40个真实比较器＋两个真实多位DAC（人为加失配）＋Verilog行为级代码；。。。。。。

目前比较明确的是结构很怪，还不知道电路级到底有没有优势，很想深入研究，不知大家如何看？希望高手指点指点。

goodgoodgood

强人啊 强人啊 强人啊 强人啊

vdslafe

没有dem , 多 bit 怎么能达到102dB? DAC matching 可以到16b+?
功耗多少呢？ 有没有优势就看功耗。结构再怪都没有意义

kuohsi

Multi-bit就比功耗了吧

microuser

mark 一下！
同样疑问？

没有dem , 多 bit 怎么能达到102dB? DAC matching 可以到16b+?
功耗多少呢？ 有没有优势就看功耗。结构再怪都没有意义
vdslafe 发表于 2010-7-27 12:46

                               
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saiaoying

1。从电路级仿真结果估计，
模拟部分采用3.3V,数字部分采用1.8V,总功耗很大（估计要好几百MW），主要是前两个OTA吃掉了很多电流,估计没有太大优势。
2。结构方面，没用DEM，五位量化。电阻MISMATCH设为1.2％，电容MISMATCH设为1.0%
3。功耗很大，但已经投入的时间很多很多啊，郁闷＋困惑。
4。另外再请教一下大家，MultiBit Delta-Sigma调制器的数字Calibration技术，在工业界用的多么？看到过Tems写了好多这方面的文章，几乎都是停留在系统级的。

vdslafe

1. 几百毫W是没有竞争力的。一般1MHz 14b 就10-20mW
2. 1 .0% 电容matching, 你能做到102dB SNDR?   在 matlab sim 没看到影响？
4. 你想校正什么？DAC matching  还是quantizer offset? 前者比较少，后者有一些人做

blurt

功耗太高了。 FOM值必须得上去。否则在DT上最好还是采用写结构上的创新才有搞头。比如说 muti-rate， noise-coupling （针对搞研究而言）